Одноступенчатые триггеры

Асинхронный RS-триггерснабжен двумя информационными входами: входом сброса R и входом установки S. По сути, это простейший элемент памяти, который может быть реализован на элементах И-НЕ или ИЛИ-НЕ (рис. 1). В зависимости от этого данный триггер обладает либо инверсными (рис.1,а), либо прямыми информационными входами (рис. 1,б), причем эти входы статические.

Важной особенностью триггеров данного типа является недопустимость одновременной подачи на информационные входы двух активных логических уровней, так как в этом случае выходной сигнал Q_n+1 одновременно должен принимать два взаимоисключающих значения (0 и 1), что противоречит постулатам триггера. При одновременном снятии информационных сигналов (изменении их на пассивный логический уровень) состояние триггера будет непредсказуемо.

Таблица 1

Таблица 2

«–» -безразличные значения

Рис. 2. Условное графическое обозначение асинхронных RS-триггеров с инверсными (а) и прямыми (б) информационными входами

Функция алгебры логики (ФАЛ) для триггера с прямыми информационными входами:

Q_n+1 = S + Q_nR. (1)

Функция алгебры логики для триггера с инверсными информационными входами:

Q_n+1 = S + Q_nR. (2)

Синхронный RS-триггер может быть получен на базе асинхронного RS-триггера введением дополнительной логической схемы, которая формировала бы на его входах активные логические уровни только при наличии дополнительного сигнала синхронизации. Таблица истинности такой дополнительной схемы для триггера с прямыми информационными и входом синхронизации имеет вид, приведенный в таблице 3.

Таблица 3

Функция алгебры логики, описывающая работу синхронного RS-триггера, в этом случае имеет вид:

Q_n+1 = CQ_n + C(S+Q_nR) (3)

Данная ФАЛ содержит 2 слагаемых:

- первое слагаемое представляет логическое произведение пассивного логического уровня сигнала синхронизации на предыдущее состояние триггера;

- второе слагаемое представляет логическое произведение активного логического уровня сигнала синхронизации на ФАЛ, описывающую работу асинхронного триггера.

Следует отметить, что аналогичную структуру имеют ФАЛ для всех синхронных триггеров. Структурные схемы синхронных RS-триггеров, удовлетворяющих выражению (3), приведены на рис. 3.

Рис. 3. Структурные схемы синхронных RS-триггеров на основе асинхронных триггеров с прямыми (а) и инверсными (б) входами

D-триггер обычно снабжен только одним инфомационным входом. Это вход D, информация с которого по определению входа переписывается на выход триггера только по сигналу синхронизации. Поэтому D-триггер может быть только синхронным. Таблица переходов для этого триггера приведена в таблице 4.

Таблица 4

Так как информация на выходе D-триггера остается неизменной вплоть до прихода очередного импульса синхронизации, данный триггер часто называют триггером с запоминанием информацией или триггером-защелкой.

ФАЛ, описывающая работу D-триггера (синтезированного на основе синхронного RS-триггера):

Q_n+1= CQ_n + CD. (4)

Структурная схема, удовлетворяющая полученной ФАЛ, и условное графическое изображение D-триггера, приведены соответственно на рис. 4, а,б.

Рис. 4. Структурная схема (а) и условное графическое обозначение (б)

D-триггера

Разновидностью D-триггера является VD-триггер. Этот триггер дополнительно снабжен входом разрешения работы V, который блокирует его работу. Действие данного входа аналогично действию входа C. Поэтому структурно этот вход может быть выполнен как объединение дополнительных входов элементов И-НЕ входной логики триггера (рис. 4,а). При V = 1 поведение триггера полностью соответствует выражению (4). При V = 0 триггер хранит записанную ранее в него информацию: Q_n+1 ≡ Q_n.