Схемотехника КМОП логических элементов

а) б) в)

Рис. 5.11 КМОП логические элементы

Базовая схема КМОП – инвертора показана на рис.5.11, а. Схема включает два МОП – транзистора с индуцированным каналом с разной проводимостью каналов и объединенными затворами.

Если на вход подать высокий уровень сигнала (Х = 1), то напряжение на затворе транзистора VT1 превысит пороговое, а на затворе VT2 будет ниже порогового. Поэтому транзистор VT1 откроется и выход схемы окажется подключен к шине “земля” через открытый транзистор VT1, а транзистор VT2 будет заперт. В результате на выходе будет низкий уровень напряжения, т.е. Y = 0.

При подаче низкого входного уровня сигнала (Х = 0), состояние транзисторов меняется на противоположное. Теперь выход инвертора окажется подключенным через открытый транзистор VT2 к шине питания и на выходе будет высокий уровень напряжения, т.е. Y = 1.

Благодаря применению полевых транзисторов с изолированным затвором для управления КМОП – ИС требуются очень низкие мощности сигналов, так ток затвора не превышает 1 нА. Максимальное потребление мощности происходит при переключении логического элемента, что иллюстрируется рис. 5.12.

а) б)

Рис. 5.12 а) – переходные характеристики транзисторов;

б) – временные диаграммы переключения

В момент переключения оба транзистора оказываются приоткрытыми и сквозной ток I_ПОТР ограничивается видом переходных характеристик. Сквозной ток кратковременный но, с ростом частоты переключения вызванные им потери могут оказаться основными.

Рассмотренная схема инвертора является основой для построения логических элементов других типов. На рис. 5.11, бприведена схема, реализующая функцию 2ИЛИ-НЕ. В схеме ИЛИ-НЕ инвертор на транзисторах VT1 и VT2 подключается к шине питания через транзистор VT3. При подаче на оба входа низкого уровня транзисторы VT1 и VT4 запираются, а транзисторы VT2 и VT3 отпираются. Следовательно, на выходе появится высокий уровень напряжения. Если на один или оба входа подают напряжение высокого уровня, транзисторы VT2 и VT3 запираются, а один или оба нижних транзистора открываются, и на выходе будет низкий уровень напряжения.

В схеме И-НЕ (рис. 5.11, в)инвертор на транзисторах VT1 и VT2 подключается к шине “земля” через транзистор VT3, а VT4 подключается параллельно верхнему транзистору инвертора. При подаче на один или оба входа напряжения низкого уровня один из нижних транзисторов будет всегда заперт, а один из верхних открыт и на выходе будет высокий уровень напряжения. Для получения низкого уровня напряжения на выходе необходимо, чтобы оба нижних транзистора были открыты, а оба верхних транзистора – закрыты. Такое состояние возможно только в том случае, если на оба входа одновременно подается высокий уровень напряжения.

В КМОП–сериях также имеются логические элементы с открытым стоком и с тремя выходными состояниями.

Принцип действия ЭСЛ логических элементов основан на переключении тока, которое реализуется с помощью дифференциального усилительного каскада. Логические элементы отличаются повышенным быстродействием, но малым напряжением перепада между логическим уровнем нуля и единицы. Обладая низкой помехозащищенностью, в устройствах автоматики ЭСЛ логика не нашла применения.

Сумматоры

Суммирование является самой распространенной арифметической операцией в вычислительных устройствах. При суммировании двух одноразрядных двоичных чисел результат может получиться двухразрядным. Младший разряд назовем суммой S, а старший переносом Р. Устройство, суммирующее два одноразрядных двоичных числа, называется полусумматором. Таблица истинности полусумматора приведена в табл. 5.7.

Таблица 5.7 Таблица истинности полусумматора

Из табл. 5.7 следует

. (5.10)

. (5.11)

Реализация полусумматора показана на рис. 5.13, а. На рис. 5.8,б показано его условное обозначение.

а) б)

Рис. 5.13 Схема полусумматора и его условное обозначение

Полный сумматор строится из двух полусумматоров по схеме, приведенной на рис. 5.14, а. Условное обозначение показано на рис. 5.14, б.

а) б)

Рис. 5.14 Схема полного сумматора и его условное обозначение