FPGA (программируемые пользователем вентильные матрицы)

Их основой служит матрица регулярно расположенных по строкам и столбцам идентичных конфигурируемых логических блоков. Между строками и столбцами логических блоков проходят трассировочные каналы, содержащие ресурсы межсоединений При программировании логические блоки настраиваются на требуемые операции преобразования данных, а трассировочные ресурсы – на обеспечение нужных взаимных соединений логических блоков.

Свойства и возможность FPGA во многом определяются типом логических блоков и системой межсоединений.

Типичными представителями логических блоков FPGA являются:

- логические модули на основе мультиплексоров (рис. 11.9);

- логические модули на основе программируемой памяти (блоки типа LUT – Look-Up Tables), рис. 11.10.

Известно, что мультиплексоры способны работать в режиме универсальных логических модулей, если на их адресные входы подавать аргументы логической функции, а на информационные – значения логической функции для соответствующей комбинации аргументов.

Самые распространенные логические блоки FPGA – табличные (LUTs). Эти блоки часто называют табличными функциональными преобразователями. В них применяются программируемые запоминающие устройства. В этом случае набор аргументов служит адресом, по которому записывается соответствующее значение функции, если разрядность памяти равна 1 биту, или значения m функций, если разрядность ячеек памяти равна m.

Рис. 11.9 Схема мультиплексора в режиме логического блока

Рис. 11.10 Схема табличного логического блока

Для систем межсоединений FPGA характерны сегментированныелинии (рис. 11.11 а)), составленные из отдельных отрезков, соединяемых друг с другом программируемыми элементами. Программируемые элементы могут быть размещены в переключательных блоках, конфигурируемых так, чтобы составить из сегментов необходимые цепи. Программируемые соединительные элементы (ключи) из-за собственных паразитных элементов (сопротивление R и емкость C) вносят в передачу сигналов задержки, которые доминируют над другими составляющими.

Связи в этой структуре являются сегментированными, в результате чего время задержки распространения по одному сегменту определяется сопротивлением и емкостью ключевого элемента, следовательно, время задержки будет зависеть от выбранного пути (т.е. от того, как много окажется ключевых элементов). Это потенциально опасно в связи с возникновением состязаний.

Рис. 11.11 Структура FPGA с межсоединениями общего назначения (а), схема переключательного блока (б) и узла пересечения линий с программируемыми соединениями в этом блоке (в)

Для большей универсальности, кроме связей единичной длины, вводят связи двойной длины, прямые линии (от одного логического блока до другого), длинные линии (они охватывают несколько логических блоков) и линии глобального тактирования (проходят через весь кристалл).