Полные ресурсы межсоединений в микросхемах CPLD

CPLD (Complex Programmable Logic Devices) представляют собой совокупность PAL-подобных блоков, объединенных системой межсоединений (рис. 11.12). PAL-подобные блоки выполняют логические преобразования сигналов, а матрица соединений обеспечивает межсоединения блоков.

Простейшие блоки PAL (Programmable Array Logic) или функциональные блоки (ФБ) содержат программируемую матрицу элементов И и группу не программируемых элементов ИЛИ для получения дизъюнктивных нормальных форм (ДНФ) требуемых функций.

Более развитые функциональные блоки, помимо программируемых матриц элементов И и группы жестких элементов ИЛИ, содержат ряд дополнений, позволяющих перейти от простого логического суммирования термов элементами ИЛИ к более сложным операциям как над термами, так и над первоначально получаемыми функциями. В таком случае говорят о сочетании в CPLD матрицы элементов И и макроячеек, подразумевая включение элементов ИЛИ в состав макроячеек.

Архитектурно CPLD состоят из программируемой матрицы соединений ПМС (PIA, Programmable Interconnect Array), набора блоков PAL и блоков ввода-вывода (IOBs, Input/Output Blocks), расположенных по

периферии кристалла ИС. В отличие от характерных для FPGA систем сегментированных связей, в CPLD связи одномерно непрерывны, причем все связи идентичны, что дает хорошую предсказуемость задержек в связях.

Рис.11.12 Упрощенная архитектура «классической» CPLD

PAL – программируемая ячейка;

ПМС – программируемая матрица соединений.

На рис. 11.13 приведена система межсоединений CPLD единой матрицей ПМС.

Рост сложности CPLD затрудняет реализацию полной коммутируемости блоков в рассмотренной структуре и вызывает появление структуры с двумя уровнями матриц – глобальным и локальным(рис. 11.14).

Локальные матрицы обслуживают группы функциональных PAL-блоков (сегменты), а глобальные обеспечивают межсегментный обмен сигналами.

Рис. 11.13 Система межсоединений CPLD с единой матрицей ПМС ФБ – функциональный блок

Рис. 11.14 Структура CPLD с двумя уровнями матриц соединений

ГПМС – глобальная программируемая матрица соединений;

ЛПМС – локальная программируемая матрица соединений.

Непрерывное усложнение современных цифровых систем, а также высокий уровень предъявляемых к ним требований и их разнообразие затрудняют получение требуемых свойств ИС ПЛ в рамках той или иной «классической» архитектуры. Микросхемы высшей степени сложности создаются по все более оригинальным архитектурам, которые не только соединяют в себе черты FPGA и CPLD, но и обладают новыми возможностями.

Комбинированные архитектуры, объединяющие в той или иной степени достоинства обеих предшествующих линий развития ИС ПЛ, впервые появились в микросхемах семейств FLEX8000, FLEX10K фирмы «Altera», семейства XC9500 фирмы «Xilinx» и ATF1500 фирмы «Atmel».

Рассмотрим особенности комбинированной архитектуры на примере ИС семейства FLEX10K фирмы «Altera» (рис. 11.15).

По архитектуре микросхемы семейства FLEX занимают промежуточное положение между классическими вариантами CPLD и FPGA. Сохранив ряд особенностей CPLD, микросхемы семейства FLEX в то же время имеют логические элементы табличного типа (LUT), расположенные в виде матрицы, и трассировочные каналы, проходящие горизонтально и вертикально между столбцами и строками матрицы логических элементов, что характерно для FPGA. В то же время трассы в каналах не сегментированы, а непрерывны, что типично именно для CPLD и дает хорошо предсказуемые и малые задержки сигналов.

Рис.11.15 Микросхема комбинированной архитектуры

Логический блок LAB (Logic Array Blocks) содержит 8 логических элементов LE (Logic Elements) табличного типа. По периметру микросхемы расположены элементы ввода/вывода, внутри логического блока - локальная матрица соединений (ЛПМС). Всю структуру пронизывают строки и столбцы глобальной матрицы соединений (ГПМС),

которые непрерывны и проходят по всей длине соответствующего направления. Логический элемент реализует логическую функцию с помощью таблицы, но в своем составе имеет и несколько программируемых мультиплексоров.

РМП (EAB) – репрограммируемая матрица памяти c общей емкостью от 6 до 20 Кбит, которая расширяет возможности элементов памяти LA.