Микропроцессорная система обработки дискретных данных

На рис.12 представлена принципиальная схема МП-системы, которая осуществляет сбор двоичной информации, ее обработку и выдачу результата также в двоичном входе. Ниже приведено описание работы такой МП-системы.

Тактовый генератор вырабатывает импульсы Ф₁ и Ф₂ амплитудой 12В, синхронизирующие работу МП-системы. Импульсы Ф₂^’ имеют амплитуду 5В, соответствующую ТТЛ-схемам и могут быть использованы для синхронизации внешних устройств. Частота импульсов задается кварцевым резонатором ZQ. Тактовый генератор вырабатывает также сигналы сброса (RESIN-RES), готовности (RDYIN-RDY), строба (SYNC- ). Сброс МП производится с помощью RС-цепочки при нажатии кнопки S1.

Сигнал готовности RDYIN поступает от устройств ввода-вывода или некоторых видов памяти.

Если эти устройства имеют достаточное быстродействие, чтобы своевременно реагировать на команды МП, то на вход RDYIN можно подать постоянный сигнал +5В через резистор R₂. Системный контроллер SС формирует сигналы управления для устройств памяти и ввода-вывода.

Как было указано ранее (при описании структурной схемы МП-системы), часть сигналов управления из МП поступает в ШД в режиме разделения времени. Эти сигналы управления фиксируются системным контроллером в начале каждого цикла команды по сигналу . Кроме этих сигналов еще три HLDA, DBIN, (подтверждение перехода в режим прямого доступа к памяти, переключения шин данных на ввод, запись информации) подаются из МП в системный контроллер по отдельным линиям. На основе принятых сигналов системный контроллер вырабатывает управляющие сигналы: -подтверждение прерывания, -чтение из памяти, -запись в память, IOR-чтение из устройства ввода-вывода, IOW-запись в устройство ввода-вывода.

В шину управления входят также линии, подающие сигналы от внешних устройств в МП. Это сигнал готовности устройства к выполнению операции RDYIN, а также сигнал запроса на захват шин HOLD от контроллера прямого доступа к памяти.

МП вырабатывает также выходные управляющие сигналы: WAIT, указывающий на то, что МП находится в режиме ожидания, и INTE, указывающий на то, что МП готов реагировать на сигнал прерывания INT.

Буферные каскады ША выполнены на двух схемах КР580ВА86. Так как ША однонаправленная, на входы TF подается логическая «1». Входы подключены к HLDA, и в случае режима прямого доступа к памяти выходы схем переходят в высокоимпедансное состояние.

Управление схемами памяти осуществляется с помощью дешифратора DC К555ИД7. Микросхемы ПЗУ и ОЗУ будут включаться в работу тогда, когда старшие разряды ША будут находиться соответственно в состояниях 000 и 100.

Таким образом, ячейки ПЗУ и ОЗУ будут занимать в адресном пространстве области 0000Н-07FFH и 8000Н-87FFH. Перевод выходов микросхем памяти в высокоимпедансное состояние производится при подаче логической единицы на входы с линии шины управления. Направление передачи информации в ОЗУ зависит от значения «0» или «1» управляющего сигнала . В случае необходимости объем памяти, можно увеличить, включая параллельно дополнительные ПЗУ или ОЗУ.

При этом входы запоминающих устройств подключаются к другим выходам дешифратора DC.

Если микросхема памяти имеет размер 8 Кбайт, то к ее адресным входам подключаются линии А₁₁, А₁₂.

В представленной схеме МП может адресоваться к 64Кбайт памяти и 256 устройствам ввода-вывода.

Так как шина адреса у этих схем общая, то, например, адрес 0010Н относится как к ячейке памяти, так и к устройству ввода-вывода. Что из них будет работать, определяют сигналы управления , , , .

Команды ввода-вывода в представленной МП-системе, содержат только один младший байт адреса, например IN 09, OUT 07, который автоматически дублируется в восьми линиях старших разрядов ША. Если устройства ввода-вывода рассматривать как определенные ячейки памяти, то они должны быть активированы с помощью шестнадцатиразрядного дешифратора двухбайтного адреса, с использованием управляющих сигналов и .

Управление периферийным адаптером КР580ВВ55 производится программно. Адресация к конкретному порту и управляющему регистру производится с помощью адресных линий А₁, А₀. Как и в случае устройств памяти, дешифрация старших разрядов шины адреса осуществляется дешифратором К555ИД7 и определяет совместно с сигналами А₁, А₀ область из четырех адресов, принадлежащих к портам А, В, С и управляющему регистру. Очевидно, что порт А имеет адрес 28Н, порт В-адрес 29Н, порт С-адрес 2АН, управляющий регистр-адрес 2ВН. К портам А, В, С могут быть подсоединены различные источники и приемники информации.

Пример простейшей управляющей программы

Запрограммировать порт А, В и верхнюю половину порта С на вывод, а нижнюю половину порта С - на ввод данных. Ввести информацию в порт С, проинвертировать полученную информацию, и результат вывести в порт В. В таблице приведен листинг программы.

Примечание:

В том случае, если необходимо дать портам А, В, С и управляющему регистру произвольные адреса, дешифрация может быть произведена с помощью специальной логической схемы, построенной по таблице истинности, определяющей управляющие входы периферийного адаптера CS, А₁^’, А₀^’. Например, предположим, что адрес порта А-09Н, порта В-08Н, порта С-15Н, управляющего регистра-12Н.