Многоразрядные сумматоры

Сумматор параллельного действия содержит однораз­рядные сумматоры, число которых равно разрядности сум­мируемых двоичных слов (рис. 3.54).

Разряды двоичных слов поступают на соответствую­щие одноразрядные сумматоры. Каждый одноразрядный сумматор формирует выходы суммы S₁-S₄ и выходы пере­носа Р. Перенос передается на вход следующего однораз­рядного сумматора более старшего разряда. По цепям пе­реноса сумматоры соединены последовательно. Импульс переноса в каждом сумматоре формируется после того, как будет сформирован и поступит на сумматор перенос из предыдущего разряда. Поэтому быстродействие такого параллельного сумматора с последовательным переносом невысокое. В наихудшем случае перенос может последо­вательно пройти все сумматоры.

Общая задержка сигнала

где — задержка распространения в одном сумматоре.

Повышение быстродействия достигается несколькими направлениями.

1. Повышение быстродействия элементов, используе­мых в цепях переноса.

2. Уменьшение числа нагрузок на выходы переноса Р. В этом случае снижается суммарная емкость нагрузки, что ведет к повышению быстродействия.

3. Уменьшение числа элементов в цепях переноса. Этот принцип реализуется путем использования элементов типа И-ИЛИ, И-ИЛ И-НЕ.

4. Формирование переносов в параллельной форме од­новременно для всех сумматоров.

5. Использование отдельных комбинационных схем для формирования импульсов переноса независимо от одно­разрядных сумматоров, например, с использованием фор­мул типа (3.41) — (3.42). Также разрабатывают суммато­ры, в комбинационных схемах ускоренного переноса ко­торых формируются дополнительные величины, исполь­зуемые для формирования сигнала переноса.

В результате задержки сигналов в логических элемен­тах и неодновременного прихода сигналов на входы а, b, р сумматоров (задержка переноса) выходной код суммы мо­жет принимать в течение коротких интервалов времени ложные значения, не соответствующие входным сумми­руемым кодам.

Для того, чтобы избежать неопределенных состояний, применяют синхронизирование или стробирование выход­ных сигналов. В схеме рис. 3.54, а для этой цели исполь­зуются логические элементы И. На один вход ЛЭ И по­ступают сигналы с выходов одноразрядных сумматоров, а на другой вход подается сигнал Z, который определяет момент выдачи результата суммы. При Z = 0 на выходах всех элементов И устанавливается логический 0. При Z = 1 выход схем И определяется выходами одноразрядных по­лусумматоров и равен им.

В параллельных сумматорах с параллельным перено­сом повышение быстродействия сумматоров достигается путем существенного усложнения схемы. Компромиссным является построение сумматоров с групповой структурой. В таких сумматорах одноразрядные сумматоры разбива­ются на группы с условием

п = ml,

где п — число разрядов сумматора;

т — число одноразрядных сумматоров в группе;

l— число групп.

Внутри группы и между группами осуществляются раз­личные виды переноса.

В качестве примера на рис. 3.50 показана микросхема К555ИМ6 — четырехразрядный двоичный полный сумма­тор с ускоренным переносом на основе схем И-ИЛИ-НЕ. Вы­полняет операцию сложения двух четырехразрядных чисел в двоичном коде с учетом переноса из младшего разряда и выдает сумму этих чисел и перенос в старший разряд.

Сумматор последовательного действия содержит один одноразрядный сумматор, D-триггер и три сдвиговых ре­гистра (рис. 3.55). Два сдвиговых регистра используются для хранения слагаемых, а в третий записывается резуль­тат суммирования. Регистры обычно выполняются отдель­но от сумматора и являются отдельными микросхемами.

Под действием каждого синхроимпульса на входы а, b одноразрядного сумматора поступают разряды кодовых слов, начиная с младшего. На вход р подается сигнал пе­реноса с выхода D-триггера. Результаты суммирования в последовательной форме записываются в третий регистр, новый сигнал переноса записывается в D-триггер по при­ходу следующего синхроимпульса.

Для выполнения суммирования на тактовый вход не­обходимо подать п синхронизирующих импульсов по чис­лу разрядов суммируемых двоичных чисел. После каждо­го синхроимпульса выполняется счет одного разряда и формирование переноса в следующий разряд.

Достоинство последовательных сумматоров — малые аппаратурные затраты, с другой стороны приводит к сни­жению быстродействия сумматора.