Динамическая память

Микросхемы памяти

Основные виды памяти

В настоящее время наиболее распространенными являются энергозависимые, теряющие хранимую информацию при снятии питания, статические и динамические микросхемы памяти.

Статические микросхемы памяти запоминают биты данных в триггерах, что требует 4 — 6 транзисторов для хранения бита.

Динамическая память использует для запоминания бита информации состояния конденсатора «заряжен — не заряжен». Так как при этом необходим только электронный ключ для управления разрядом и зарядом конденсатора, объем оборудования для хранения бита в четыре раза меньше, чем в статической памяти. Однако динамическая память, в отличие от статической, требует регенерации, предотвращающей потерю информации из-за разряда конденсатора током утечки. Регенерация заключается в считывании состояния заряда конденсатора и восстановлении этого состояния посредством последующей записи. Регенерация требует дополнительного времени в цикле обращения к памяти, что снижает ее пропускную способность.

Статическая память

Классификация статической памяти:

Статическая память по режимам работы делится на

- асинхронную,

- тактируемую

- синхронную (конвейерную)

Статические ОЗУ (SRAM), как правило, имеют структуру 2DM, часть их при небольшой информационной емкости строится по структуре 2D.

Запоминающими элементами статических ОЗУ служат триггеры с цепями установки и сброса. В связи с этим статические ОЗУ называют также триггерными. Триггеры можно реализовать по любой схемотехнологии (ТТЛ(Ш), И²Л, ЭСЛ, n-МОП, КМОП, AsGa и др.), соответственно которой существуют разнообразные схемы ЗУ. Различие в параметрах этих ЗУ отражает специфику той или иной схемотехнологии. В последнее время наиболее интенсивно развиваются статические ЗУ, выполненные по схемотехнологии КМОП, которая по мере уменьшения топологических норм технологического процесса приобретает высокое быстродействие при сохранении своих традиционных преимуществ.

Среди отечественных серий микросхем хорошо развитыми являются серии К537 технологии КМОП и К132 технологии n-МОП.

Запоминающий элемент ЗУ на n-МОП транзисторах (Рис. 1) представляет собой RS-триггер на транзисторах Т1 и Т2 с ключами выборки Т3 и Т4. При обращении к данному ЗЭ появляется высокий потенциал на шине выборки ШВ_i (через i, j соответственно обозначены номера строки и столбца, на пересечении которых расположен ЗЭ_ij). Этот потенциал открывает ключи выборки (транзисторы Т3, Т4) по всей строке, и выходы триггеров строки соединяются со столбцовыми шинами считывания-записи. Одна из столбцовых шин связана с прямым выходом триггера (обозначена через D_j), другая — с инверсным ( ). Через столбцовые шины можно считывать состояние триггера (штриховыми линиями показан дифференциальный усилитель считывания). Через них же можно записывать данные в триггер, подавая низкий потенциал логического нуля на ту или иную шину.

Рис. 1 Схема триггерного запоминающего элемента на n-МОП транзисторах

При подаче нуля на выход снижается стоковое напряжение транзистора Т1, что запирает транзистор Т2 и повышает напряжение на его стоке. Это открывает транзистор Т1 и фиксирует созданный на его стоке низкий уровень даже после снятия сигнала записи. Триггер установлен в состояние логической единицы. Аналогичным образом нулевым сигналом по шине D_j можно установить триггер в нулевое состояние. При выборке строки со своими столбцовыми шинами соединяются все триггеры строки, но только одна пара шин связывается с выходными цепями считывания или входной цепью записи в соответствии с адресом столбца.

Резисторы r служат для уменьшения емкостных токов в моменты открывания ключевых транзисторов и реализуются как части диффузионных областей этих транзисторов.

а)	б)
Рис. 2 Варианты нагрузок для схемы триггера

В качестве нагрузки могут быть использованы двухполюсники, показанные Рис. 2, а. В первом случае это n-МОП транзистор со встроенным каналом и нулевым напряжением затвора, т.е. обычный элемент нагрузки в схемах с n-каналом.

Стремление к режиму микротоков привело к схеме с нагрузочным поликремниевым резистором (второй случай, нагрузка типа Рис. 2, б). Высокоомные нагрузочные резисторы изготовляются из поликристаллического кремния и пространственно расположены над областью транзисторов, что придает схеме также и высокую компактность. Режим микротоков нужен для кристаллов высокого уровня интеграции, но создает и ряд трудностей, в первую очередь низкую скорость переключения триггера (микротоки не в состоянии быстро перезаряжать паразитные емкости схемы) и маломощность выходных сигналов. Первый недостаток преодолевается тем, что триггер переключается под воздействием мощных сигналов записи информации через ключевые транзисторы, а не за счет только внутренних токов цепей обратных связей. Вторая особенность требует применения высокочувствительных усилителей считывания. Это объясняет использование так называемых усилителей-регенераторов в статических ЗУ (ранее они были характерны только для динамических).

Рассмотрим различные виды статической памяти, используемые при построении современных цифровых устройств.

1. Статическая память — SRAM (Static Random Access Memory)имеет время выборки данных 15 — 20 нс и используется, как правило, для построения кэш-памяти.

В простейших организациях кэш-памяти применяется асинхронный режим работы, при котором процессор посылает адрес в кэш-память, кэш производит поиск адреса и, передает требуемые данные. В начале каждого обращения, как правило, используется дополнительный цикл для просмотра тегов. Для асинхронной статической памяти групповая операция чтения данных описывается формулой 3-2-2-2, для операции записи формула имеет вид 4-3-3-3.

2. Синхронный кэш буферизует поступающие адреса. В течение первого такта SRAM запоминает запрашиваемый адрес в регистре. Во время второго такта извлекает и пересылает данные. Поскольку адрес данных хранится в регистре, синхронная статическая память SRAM может получать следующий адрес, пока процессор принимает данные предыдущего запроса. Последовательные элементы данных синхронная SRAM может объединять в «пакеты», не принимая и не дешифрируя дополнительные адреса от процессора. Время доступа для такой памяти уменьшается на 15 — 20% по сравнению с асинхронной и составляет около 10 нс.

3. Для снижения времени выполнения групповых операций чтения-записи используется конвейерный режим обмена пакетами данных. Память, поддерживающая такой режим, получила название конвейеризированной пакетной (Pipelined Burst SRAM).Конвейеризация заключается в добавлении выходного буфера, в который помещаются прочитанные из ячеек памяти данные. Последовательные обращения по чтению из памяти осуществляются быстрее, без задержек на обращение к матрице памяти для получения следующего элемента данных. В случае Pipelined Burst SRAM формулы для операций чтения и записи имеют вид 3-1 -1 -1.

4. В некоторых случаях проблему повышения быстродействия основной памяти разработчики пытаются решить, встраивая кэш-память в микросхемы динамической памяти. Такой вариант памяти компании Mitsubishi получил название CDRAM (Cashed DRAM). Для данной памяти каждая 4- или 16-мегабитовая микросхема памяти содержит 16 Кбайт быстрой кэш-памяти. Обмен между динамической и статической памятями осуществляется 128-разрядными словами. Выпускаемый компанией Ramtron тип памяти — EDRAM (Enhanced DRAM) содержит 8 Кбайт кэш-памяти для каждых 4 Мбит динамической памяти. Обмен осуществляется 2048-разрядными словами. Благодаря высокому быстродействию CDRAM и EDRAM обычно используются в системах без кэш-памяти 2-го уровня.

Как видим, основным параметром памяти является время доступа.

Область применения относительно дорогостоящих статических ОЗУ в системах обработки информации определяется их высоким быстродействием. В частности, они широко используются в кэш-памяти, которая при сравнительно малой емкости должна иметь максимальное быстродействие.

Динамическая память

Классификация статической памяти:

Динамическая память делится на

- стандартную,

- квазистатическую,

- повышенного быстродействия.

В динамических ЗУ (DRAM) данные хранятся в виде зарядов емкостей МОП-структур. Основой такого ЗЭ является просто конденсатор небольшой емкости. Такой ЗЭ значительно проще триггерного, содержащего 6 транзисторов, что позволяет разместить на кристалле намного больше ЗЭ (в 4...5 раз) и обеспечивает динамическим ЗУ максимальную емкость. В то же время конденсатор неизбежно теряет со временем свой заряд, и хранение данных требует их периодической регенерации (через несколько миллисекунд).

Запоминающие элементы динамической памяти

Известны конденсаторные ЗЭ разной сложности. В последнее время практически всегда применяют однотранзисторные ЗЭ — лидеры компактности, размеры которых настолько малы, что на их работу стали влиять даже a-частицы, излучаемые элементами корпуса ИС.

Электрическая схема и конструкция однотранзисторного ЗЭ показаны на Рис. 3. Ключевой транзистор отключает запоминающий конденсатор от линии записи-считывания или подключает его к ней. Сток транзистора не имеет внешнего вывода и образует одну из обкладок конденсатора. Другой обкладкой служит подложка. Между обкладками расположен тонкий слой диэлектрика — оксида кремния SiO₂.

Рис. 3 Схема и конструкция запоминающего элемента динамического ЗУ

В режиме хранения ключевой транзистор заперт. При выборке данного ЗЭ на затвор подается напряжение, отпирающее транзистор. Запоминающая емкость через проводящий канал подключается к линии записи-считывания и в зависимости от заряженного или разряженного состояния емкости различно влияет на потенциал линии записи-считывания. При записи потенциал линии записи-считывания передается на конденсатор, определяя его состояние.

Процесс чтения состояния запоминающего элемента. Фрагмент ЗУ (Рис. 4) показывает ЗЭ, усилитель считывания УС а также ключи К1 и К0 соответственно записи единицы и нуля. К линии записи-считывания (ЛЗС) подключено столько ЗЭ, сколько строк имеется в запоминающей матрице. Особое значение имеет емкость ЛЗС С_л, в силу большой протяженности линии и большого числа подключенных к ней транзисторов многократно превышающая емкость ЗЭ.

Рис. 4. Фрагмент схемы динамического ЗУ

Перед считыванием производится предзаряд ЛЗС. Имеются варианты ЗУ с предзарядом ЛЗС до уровня напряжения питания и до уровня его половины.

Рассмотрим различные виды динамической памяти, используемые при построении современных цифровых устройств.

1. В качестве основной на нижнем уровне иерархии памяти на сегодняшний день во многих случаях используется относительно медленная динамическая память DRAM(Dynamic Random Access Memory). Память DRAM имеет время выборки 70 — 80 нс.

2. Наряду с памятью с произвольным доступом RAM(Random Access Memory) в настоящее время широко распространена более быстрая память со страничной организацией FPM (Fast Page Mode) DRAM. Этот тип памяти обеспечивает ускорение часто используемого в программах доступа к последовательности элементов данных, благодаря расположению этих элементов в одной строке матрицы ячеек памяти.

Цикл обращения для чтения памяти FPM начинается с активизации строки в матрице DRAM путем выдачи адреса строки и строба RAS (Row Address Strobe). Затем по выдаче адреса столбца и строба CAS (Column Address Strobe) выполняется активизация адресуемой ячейки памяти, содержащей нужные данные. После проверки правильности каждого элемента данные передаются в процессор. Затем столбец деактивизируется и осуществляется подготовка к следующему циклу. Это приводит к ожиданию процессором завершения цикла памяти, поскольку во время деактивизации столбца ничего не происходит. Выходной буфер данных блокируется или до начала следующего цикла, инициируемого выдачей адреса очередного столбца строки и строба CAS, или до запроса новой строки данных. В случае быстрого страничного режима очередной столбец активизируется в предположении, что следующий элемент запрашиваемых данных находится в соседней ячейке памяти. Такая активизация следующего столбца приводит к лучшим результатам только при последовательном чтении ячеек памяти в конкретной строке.

FPM DRAM со временем доступа 60— 70 нс позволяет строить сбалансированные по пропускной способности вычислительные системы с частотой шины 33—40МГц.

Групповые операции обмена с памятью принято описывать формулой, содержащей количества тактов, требуемых для чтения блока данных из четырех элементов данных. Для DRAM эта формула имеет вид 5-5-5-5, для FPM DRAM — 5-3-3-3. Это означает, что для чтения каждого элемента данных в случае DRAM требуется 5 тактов шины данных. Для FPM DRAM чтение первого элемента осуществляется также за 5 тактов, а каждый следующий элемент читается за 3 такта, поскольку считается, что следующий элемент находится в той же строке и нет необходимости передавать ее адрес.

3. В системах с большей тактовой частотой для надежного взаимодействия процессора с памятью используется память EDO DRAM (Extended Data Output - память с расширенной выдачей данных).

Работа EDO во многом напоминает работу FPM DRAM — активизируется строка памяти, а затем активизируется ее столбец. Но после нахождения элемента данных вместо деактивизации столбца и блокирования выходного буфера (что происходит в.FPM FRAM) память типа EDO сохраняет выдаваемые данные в дополнительных выходных регистрах до обращения к следующему столбцу или начала следующего цикла чтения, тем самым, увеличивая интервал времени хранения выходных данных, в связи с чем память и получила название Extended Data Output - память с расширенной выдачей данных. Сохраняя выходной буфер включенным, память EDO устраняет состояние ожидания, и пакетные передачи производятся быстрее. Для страничного режима данный тип памяти Обеспечивает время доступа около 30 нс. Для памяти EDO групповые операции описываются количеством циклов 5-2-2-2.

4. Для нового типа памяти BEDO (Burst EDO)операции обмена осуществляются пакетами данных. Доступ к данным конвейеризирован. Цикл страничного доступа разделен на два этапа. При чтении из памяти на первом этапе данные из матрицы памяти помещаются в выходной регистр, а на втором этапе на шине данных формируются логические уровни, соответствующие содержимому этого регистра. Количество циклов ожидания благодаря конвейеризации еще более снижается — до 5-1 -1 -1.

Основным недостатком EDO и BEDO является то, что они предназначены для работы на частотах до 66 МГц, тогда как частота работы системной шины на сегодняшний день значительно выше (75, 83, 100 и более МГц).

5. Более быстродействующей памятью является синхронная динамическая память SDRAM (Synchronous DRAM), изготовляемая по БиКМОП (Bi-CMOS) технологии и имеющая время доступа 7—10нс.

Основной особенностью SDRAM является синхронизация всех ее операций с тактовыми сигналами процессора. Это упрощает реализацию интерфейсов управления и уменьшает время обращения к столбцу матрицы. SDRAM содержит внутренний пакетный счетчик, который может использоваться для инкрементного увеличения адреса столбца в режиме пакетного обращения. Это позволяет инициировать новое обращение к SDRAM памяти до завершения предыдущего.

Групповой обмен для такой памяти описывается формулой 5-1-1-1, так же, как и для BEDO, однако в отличие от последней SDRAM может работать на частотах 67, 83, 100, 125, 167, 200, 250 МГц.

6. Дальнейшим развитием SDRAM явилась SDRAM-II, разработанная технологическим лидером в производстве микросхем памяти — компанией Samsung. Другое название этого типа памяти - DDR SDRAM (Double Data Rate SDRAM)- память с удвоенной скоростью передачи данных. Операции чтения и записи для такой памяти выполняются дважды за один такт — по переднему и заднему фронтам тактового импульса. Пропускная способность SDRAM-II составляет 1.6 Гбайт/с при тактовой частоте шины 100 МГц. Создана, также, память SDRAM-III, для которой соответствующие значения составляют 2.4 Гбайт/с и 150 МГц.

7. Существуют, также, типы динамической памяти, основанные на концепции канала данных: RDRAM (Rambus DRAM) и SLDRAM (SyncLink DRAM).

Технология Rambus разработанная одноименной компанией, основана на высокоскоростном интерфейсе, который обеспечивает возможность передачи данных со скоростью до 600 Мбайт/с через Rambus Channel — шину данных разрядностью 1 байт. Эффективная пропускная способность достигает величины 480 Мбайт/с, что в 10 раз превышает аналогичный показатель для устройств EDO DRAM. Время доступа к ряду ячеек памяти составляет менее 2 нс в расчете на байт, а время задержки (время доступа к первому байту массива данных) — 23 нс.

Еще более быстродействующей является новый вариант RDRAM - Direct RDRAM. Этот тип памяти обеспечивает скорость передачи данных 1,6 Гбайт/с на один канал и до 6,4 Гбайт/с при четырех каналах.

Подсистема памяти на основе RDRAM включает следующие компоненты: контроллер, канал, модуль памяти RIMM с микросхемами памяти RDRAM, терминатор. Контроллер реализован на специализированной микросхеме Rambus ASIC Cell (RAC), которая генерирует управляющие сигналы для подсистемы памяти, работающей с тактовой частотой до 400 МГц. К одному контроллеру RAC может подключаться до 4 независимо функционирующих каналов. Канал обеспечивает электрическую связь между контроллером и содержит блок управления подключенными к каналу микросхемами памяти (до 32 микросхем RDRAM) и 30 высокоскоростных линий, передающих данные на обоих фронтах синхронизирующих сигналов. Для подавления отраженного сигнала на конце канала устанавливается терминатор. Линии канала разделены на 16- или 18-разрядную шину данных, 5-разрядную шину адреса строки и 3-разрядную шину адреса столбца. Использование раздельных шин для передачи адреса строки и столбца увеличивает быстродействие подсистемы памяти.

Данные и сигналы управления передаются по каналу 8-битовыми пакетами в соответствии с протоколом Direct Rambus. В случае обмена большими массивами данных память Rambus является оптимальным вариантом в смысле отношения производительность/стоимость. Себестоимость производстваэтого типа памяти на 40% ниже, чем у микросхем SDRAM. Данный факт объясняет широкое применение RDRAM в игровых приставках (Nintendo) и графических рабочих станциях (Silicon Graphics).

Технология изготовления памяти RDRAM находится во владении компаний Rambus и Intel и подлежит лицензированию другими производителями. С целью создания открытого стандарта памяти, не уступающей по техническим характеристикам RDRAM, IBM, Apple, Motorola, Micron Technology образовали консорциум, получивший название SyncLink Consortium.

Разработанная память SLDRAMпохожа на RDRAM. Подсистема памяти SLDRAM содержит контроллер, канал передачи команд, адресов и данных, микросхемы или модули памяти (SL-модули) и терминатор. Команды, адреса и управляющие сигналы передаются по однонаправленной 10-разрядной шине — CommandLink, данные считываются и записываются по двунаправленной 18-разрядной шине данных — DataLink. Данные и команды передаются по шинам пакетами по 4 или 8 бит.

К контроллеру, управляющему подсистемой памяти, может быть подключено до 8 запоминающих устройств: микросхем памяти SLDRAM или SL-модулей, содержащих несколько микросхем. Каждой микросхеме памяти в момент включения питания присваивается уникальный номер, что позволяет учитывать ее быстродействие и местоположение в подсистеме памяти для определения временных задержек при передаче сигналов. В управляющие регистры микросхемы записывается значение времени задержки ее реакции на прием и выдачу сигналов, благодаря чему удается добиться одновременного отклика всех микросхем. Учет быстродействия микросхем в подсистеме памяти позволяет использовать их различные модификации, отличающиеся по быстродействию и объему.

В зависимости от быстродействия запоминающих устройств канал может работать на различных частотах. На сегодняшний день выпускается SLDRAM память, работающая по обоим фронтам синхросигнала частоты 200 МГц, 400 МГц и выше.

Использовать быструю и дорогостоящую динамическую память в качестве основной памяти компьютера не всегда экономически целесообразно. Чаще используют более медленную основную память совместно с быстрой, но небольшой по объему статической кэш-памятью.