Комбинационные схемы

Обработка входной информации Xв выходную У (см. рис. 2.1) в любых схемах ЭВМ обеспечивается преобразователями или цифро­выми автоматами двух видов: комбинационными схемами и схемами с памятью.

Комбинационные схемы (КС) — это схемы, у которых выходные сигналы Y = (у₁, у₂,..., у_т) в любой момент дискретного времени од­нозначно определяются совокупностью входных сигналов X=(x_1, х₂,..., х_n), поступающих в тот же момент времени t. Реализуемый в КС способ обработки информации называется комбинационным по­тому, что результат обработки зависит только от комбинации вход­ных сигналов и формируется сразу же при поступлении входных сиг­налов. Поэтому одним из достоинств комбинационных схем является их высокое быстродействие. Преобразование информации однознач­но описывается логическими функциями вида Y = f(X).

Логические функции и соответствующие им комбинационные схе­мы подразделяют на регулярные и нерегулярные структуры. Регу­лярные структуры предполагают построение схемы таким образом, что каждый из ее выходов строится по аналогии с предыдущими. В нерегулярных структурах такая аналогия отсутствует. Примером построения нерегулярной структуры может служить разработка схе­мы в примере 2.16.

В практике проектирования ЭВМ накоплен огромный опыт по син­тезу различных схем. Многие регулярные структуры положены в ос­нову построения отдельных ИС малой и средней степени интеграции или отдельных функциональных частей БИС и СБИС. Из регуляр­ных комбинационных схем наиболее распространены дешифраторы,

шифраторы, схемы сравнения, комбинационные сумматоры, комму­таторы и др. •

Рассмотрим принципы построения подобных регулярных струк­тур.

Дешифраторы (ДШ) — это комбинационные схемы с п входами и т = 2ⁿ выходами. Единичный сигнал, формирующийся на одном из т выходов, однозначно соответствует комбинации входных сигна­лов. Например, разработка структуры ДШ для n=3 согласно мето­дике, изложенной в п. 2.4, позволяет получить таблицу истинности (табл. 3.1) и логические зависимости.

Таблица 3.1 Таблица истинности дешифратора

Дешифраторы широко используются в ЭВМ для выбора информа­ции по определенному адресу, для расшифровки кода операции и др. Логические зависимости дешифратора:

На рис. 3.2 представлены структурная схема ДШ, построенная в базисе (И, НЕ), и условное ее обозначение на принципиальных элект­рических схемах ЭВМ. Кружочки у линий, выходящих из логических элементов, указывают на инверсию функций, реализуемых элемен­тами.

Шифратор (ШР) решает задачу, обратную схемам ДШ, т. е. по номеру входного сигнала формирует однозначную комбинацию вы­ходных сигналов. Пример по-строения ШР иллюстрируется таблицей истинности (табл. 3.2) и схемами на рис. 3.3.

Рис. 3.2. Структурная схема дешифратора (а) и обозначение дешифратора на принципиальных электрических схемах (б)

Таблица 3.2 Таблица истинности шифратора

Логические зависимости шифратора:

Рис. 3.3. Структурная схема шифратора (а) и обозначение шифратора на принципиальных электрических схемах (б)

Обратим внимание, что табл. 3.1 и 3.2 во многом похожи, входы и выходы в них поменялись местами. Состояния входов табл. 3.2 содер­жат только по одному единичному элементу. Другие произвольные комбинации входов недопустимы.

Схемы сравнения, или компаратор, обычно строятся как пораз­рядные. Они широко используются и автономно, и в составе более сложных схем, например при построении сумматоров.

Таблица истинности (табл. 3.3) отражает логику работы i-го раз­ряда схемы сравнения при сравнении двух векторов — А и В. На рис. 3.4 показана структурная схема компаратора.

Таблица 3.3 Таблица истинности компаратора

Логическая зависимость компаратора:

На схеме 3.4, помимо выхода Y₂, фиксирующего равенство значе­ний разрядов, показаны выходы Y_l и Y₃ соответствующие сигналам «больше» и «меньше».

Рис. 3.4.Структурная схема компаратора (а) и обозначение компаратора на принципиальных электрических схемах (б)

Комбинационный сумматор.Принципы построения и работы сум­матора вытекают из правил сложения двоичных цифр (см. п. 2.3). Схема сумматора также является регулярной и широко используется в ЭВМ. При сложении одноразрядных двоичных цифр можно выявить закономерности в построении и многоразрядных сумматоров.

Сначала рассмотрим сумматор, обеспечивающий сложение двух двоичных цифр а₁ и b₁ считая, что переносы из предыдущего разряда не поступают. Этой логике отвечает сложение младших разрядов дво­ичных чисел. Процесс сложения описывается таблицей истинности (табл. 3.4) и логическими зависимостями (3.2), где S_i — функция одно­разрядной суммы и Р_i — функция формирования переноса. Перенос формируется в том случае, когда а₁=1 и b_l=1.

Таблица 3.4 Таблица истинности комбинационного полусумматора

Логические зависимости:

Зависимости (3.2) соответствуют логике работы самого младше­го разряда любого сумматора. Структурная схема одноразрядного сумматора (полусумматора) представлена на рис. 3.5.

Рис. 3.5. Структурная схема полусумматора (а) и обозначение полусумматора(б)

Логические зависимости полусумматора Si и компаратора (3.1) очень похожи, так как они инверсны по отношению друг к другу.

Уравнения, положенные в основу одноразрядного сумматора, ис­пользуются и при построении многоразрядных сумматоров. Логика работы каждого разряда сумматора описывается табл. 2.2, которую можно считать его таблицей истинности.

Таблица истинности сумматора, учитывающего сигналы перено­са, отличается от таблицы полусумматора (см. табл. 3.4) дополни­тельным входом р — переносом из предыдущих разрядов.

Исходные логические зависимости, формируемые по табл. 2.2, имеют следующие совершенные ДНФ:

Преобразование этих выражений приводит к следующим зависи­мостям:

В приведенных выражениях индексы у переменных в правых час­тях уравнений опущены.

Рис. 3.6.Структурная схема одного разряда комбинационного сумматора: а - структурная схема одного разряда; 6 - условное изображение

Из анализа логических зависимостей видно, что структурная схе­ма i-го разряда сумматора требует включения в свой состав трех схем сравнения для формирования разрядной суммы и шести схем совпаде­ния (рис. 3.6).

Структурная схема многоразрядного комбинационного суммато­ра на электрических схемах изображена на рис. 3.7.

Рис. 3.7. Структурная схема многоразрядного комбинационного сумматора

Схемы с памятью

Более сложным преобразователем информации являются схемы с памятью. Наличие памяти в схеме позволяет запоминать промежу­точные состояния обработки и учитывать их значения в дальнейших преобразованиях. Выходные сигналы Y=(y₁,y₂,...,y_m) в схемах дан­ного типа формируются не только по совокупности входных сигна­лов X = (х₁,х₂,...,х_п), но и по совокупности состояний схем памяти Q = (q₁,q₂,...,qk)- При этом различают текущий дискретный момент времени t и последующий (t+1) момент времени (рис. 3.8).

Передача значения Q между моментами времени t и (t+1) осуще­ствляется обычно с применением двухступенчатой памяти и синхро­низирующих импульсов (СИ).

В качестве простейшего запоминающего элемента в современных ЭВМ используют триггеры. В связи с успехами микроэлектроники в схемах основных устройств ЭВМ (процессоров и оперативной памя­ти) перестали применяться в качестве запоминающихся элементов схемы, использующие остаточную намагниченность — ферритовые сердечники. Самая простейшая схема триггера может быть синтези­рована по общим правилам (см. п. 2.4.4).

Пример 3.1.Построить автомат памяти — триггер, имеющий вход R (Reset — сброс), для установки элемента в «нулевое состояние» и вход S (Set — установка) — для установки элемента в «единичное» состояние. При отсутствии сигналов R=S=0 элемент должен сохранять свое состоя­ние до тех пор, пока не будут получены новые сигналы на входе R или S.

Условия работы триггера могут быть показаны в виде таблицы пере­ходов, представляющей собой модификацию таблицы истинности. Наи­более простой вид она имеет для автомата, описываемого системой урав­нений автомата Мура.

Таблица 3.5 Условия работы триггера

Содержание таблицы расшифровывается следующим образом. Эле­мент памяти может сохранять значение q_t=0 или q_t=1в зависимости от установки ранее установленного состояния. При отсутствии вход­ных сигналов на входах R и S (R=0 и S=0) значения q_t+l в первой строке таблицы в точности повторяют значения q_t. При поступлении сигнала R=l (сигнала установки «нуля») элемент независимо от сво­его состояния принимает значение, равное нулю, д_t+1 =0. Если же на вход S поступает сигнал установки «единицы» (S=1), то q_t+1=l неза­висимо от предыдущего состояния q_t. Одновременное поступление сигналов на входы R и S является запрещенной ситуацией, так как она может привести к непредсказуемому состоянию. В схемах фор­мирования сигналов R и S должны быть предусмотрены блокировки, исключающие их совпадения, S=R=1.

Для таблицы переходов (см. табл. 3.5) может быть построена ди­аграмма Вейча (табл. 3.6).

Таблица 3.6 Диаграмма Вейча для таблицы переходов триггера

В этой таблице знаком «~» отмечены запрещенные комбинации входных сигналов. Эти комбинации могут быть использованы для упрощения логических зависимостей. Логическая зависимость, опи­сывающая работу элемента памяти, принимает вид:

(3.4)

Уравнение (3.4) получено путем эквивалентных преобразований. Добавление в него комбинаций, соответствующих запрещенным си­туациям и помеченных знаком «~», т.е.

позволяет еще более упростить уравнение триггера:

Для реализации полученной зависимости в базисе И — НЕ приме­ним правило де Моргана и получим функцию

По данной зависимости можно построить схему элемента памя­ти — асинхронного RS-триггера. В этой схеме следует только соеди­нить выход q_t+1 со входом q_t (рис. 3.9). Эта связь отмечена штрихо­вой линией.

RS-триггер нашел широкое распространение в схемах ЭВМ. Оди­ночные триггеры этого типа часто используются в различных бло­ках управления. В асинхронных RS-триггерах имеется один суще­ственный недостаток, обусловленный самой логикой их построения (см. табл. 3.5), т.е. в них сигналы R и S должны быть разнесены во времени. Дополнение этого триггера комбинационными схемами син­хронизации на входе и выходе позволяет получить триггеры с более сложной логикой работы: синхронные RS-, Т-, JK-, D-триггеры и це­лый ряд комбинированных RST-, JKRS-, DRS-триггеров [4].

Рис. 3.9.Схема асинхронного RS-триггера: а — схема;

б — обозначение на принципиальных электрических схемах;

в — временная диаграмма

Прописные буквы в названиях триггеров обозначают:

• R (Reset — сброс) — вход установки триггера в нулевое состоя­ние, Q=0;

• S (Set — установка) — вход установки триггера в единичное со­стояние, Q=l;

• Т (Toggle —релаксатор) — счетный вход триггера;

• J (Jerk — внезапное включение) — вход установки JK-триггера в единичное состояние, Q=l;

• К (Kill — внезапное выключение) — Q=0;

• D (Delay — задержка) — вход установки триггера в единичное или нулевое состояние на время, равное одному такту;

• С (Clock — часы) — вход синхронизирующих тактовых импуль­сов.

На рис. 3.10 показаны схемы синхронного однотактного (а) и двух­тактного (б) RS-триггеров.

Рис. 3.10. Синхронные RS-триггеры

Двухкаскадная схема RS-триггера (см. рис. 3.10, б) нашла наибо­лее широкое применение для построения n-разрядных схем запомина­ния — всевозможных регистровых схем. Пунктирными линиями на схеме указаны дополнительные точки подключения сигналов уста­новки и сброса.

На рис. 3.11 приведена схема Т-триггера или, иначе говоря, триг­гера со счетным входом. При значении X_t=0 триггер сохраняет свое ранее установленное состояние — режим хранения состояния, при Х_t=1триггер переходит в противоположное состояние. Таблица переходов (табл. 3.7) и диаграмма работы (см. рис. 3.11, в) отражают динамику работы этого элемента.

Рис. 3.11.Схема триггера со счетным входом: а — функциональная схема; б — условное обозначение; в — временная диаграмма

Таблица 3.7 Таблица переходов Т-триггера

Используя таблицу переходов, можно получить логическую фун­кцию, реализуемую Т-триггером:

(3.7)

Нетрудно видеть, что зависимость (3.7) очень похожа на функцию (3.2), выведенную для одноразрядного комбинационного полусумма­тора. На рис. 3.11, а показано, как двухтактный RS-триггер преобра­зуется в Т-триггер.

Наиболее сложным типом триггера является JK-триггер. Он, по существу, является объединением двухтактного RS- и Т-триггеров. Этому соответствует его таблица переходов (табл. 3.8).

Таблица 3.8 Таблица переходов JK-триггера

Если первые три строки таблицы переходов полностью повторяют соответствующие строки табл. 3.5, то последняя строка, с запрещенной комбинацией для RS-триггера, соответствует режиму переключения Т-триггера (см. табл. 3.7). Схема JK-триггера изображена на рис. 3.12.

Рис. 3.12. JK-триггер: а — функциональная схема; б — условное обозначение

D-триггер обычно строится на основе двухтактного RS- или JK-триггера. Он предназначается для хранения состояния (1 или 0) на один период тактовых импульсов (с задержкой на 1 такт). Его переходы от­ражены в табл. 3.9. На рис. 3.13, а и б представлены варианты постро­ения D-триггера, а на рис. 3.13, в — его условное обозначение.

Таблица 3.9 Таблица переходов D-триггера

Рис. 3.13.D-триггер: а — функциональная схема на основе RS-триггера; б — функциональная схема на основе JK-триггера; в — условное обозначение

Все перечисленные элементы памяти позволяют хранить одну еди­ницу информации — бит или одну двоичную цифру.

При построении ЭВМ широко используются функциональные схе­мы, обеспечивающие операции хранения и преобразования информа­ции над группами битов (машинными словами). Такие сложные схе­мы называются узлами. К типовым узлам относят: регистры, счетчи­ки, сумматоры. Все они также принадлежат к регулярным структу­рам, состоящим из одинаковых параллельно работающих одноразряд­ных схем.

Регистром называется узел, предназначенный для приема, времен­ного хранения и выдачи машинного слова. Регистры могут также ис­пользоваться для некоторых операций преобразования данных: для сдвига кода числа (слова) на определенное число разрядов влево или вправо, для преобразования последовательного кода числа в парал­лельный и наоборот и т.д. Эти дополнительные функции регистров обеспечиваются путем усложнения схем хранения, выбора более слож­ных триггеров и подключения дополнительных логических схем на их входах и выходах.

Таким образом, регистры представляют собой совокупность триг­геров, число которых соответствует числу разрядов в слове, и вспо­могательных схем, обеспечивающих выполнение различных операций над словом.

На рис. 3.14 показана функциональная схема n-разрядного регис­тра, построенного на RS-триггерах. Информация в регистр записы­вается под действием сигнала «Запись». Предварительно перед уста­новкой кода на регистр обычно на все разряды R подается сигнал сброса. На рисунке показано, что подключение к входам R дополни­тельных инверторов позволяет избежать этой предварительной опе­рации. Здесь на вход каждого разряда поступает парафазный код дво­ичной цифры (Xi — на вход S_i, и X_i, — на вход R_i ), т.е. прямое и инвер­сное значения кода подаются в противофазе.

На рис. 3.15 изображена функциональная схема того же регистра, дополненная логическими элементами для преобразования храняще­гося на регистре кода. По сигналу «Прямой код» с регистра считывается прямой код хранящихся данных, а по сигналу «Обратный код» — инверсное значение каждого разряда слова. Если оба этих сиг­нала поступают одновременно, то считывается парафазный код хра­нящейся информации. Более сложная логика на входе и выходе запо­минающих элементов позволяет строить сдвигающие регистры.

Рис. 3.14.Схема регистра на RS-триггерах: а — функциональная схема; б — условное обозначение регистра

Рис. 3.15.Схема выдачи информации из регистра

Счетчик — это узел ЭВМ, позволяющий осуществлять подсчет поступающих на его вход сигналов и фиксацию результата в виде мно­горазрядного двоичного числа. Счетчик, состоящий из n-триггеров, позволяет подсчитывать до N сигналов, связанных зависимостью

п = Iog₂ N или N = 2ⁿ.

В ЭВМ счетчики используются для подсчета импульсов, сдвигов, формирования адресов и т.д. Функционально различают суммирую­щие, вычитающие, реверсивные счетчики. Они также отличаются друг от друга логикой работы дополнительных логических элементов, под­ключаемых к триггерам.

В основу построения любого счетчика положено свойство Т-триггеров изменять свое состояние при подаче очередного сигнала на счет­ный вход Т. На рис. 3.16 показана схема трех разрядов суммирующе­го счетчика, построенного на Т-триггерах. Логика его работы пред­ставлена в табл. 3.10.

Таблица 3.10 Таблица переходов трехразрядного счетчика

Рис. 3.16.Организация счетчика на Т-триггерах: а — функциональная схема;

б — условное обозначение счетчика

Сумматор — это узел ЭВМ, в котором суммируются коды чисел. Как правило, любой сумматор представляет собой комбинацию од­норазрядных сумматоров. Сумматоры различают по принципам по­строения: накапливающего типа и комбинационного типа. Суммато­ры накапливающего типа строят на сложных JKRS-триггерах, допол­няя их выходы достаточно сложными схемами формирования и рас­пространения переносов. Процесс сложения при этом осуществляется поэтапно. Сначала на триггерах сумматора фиксируется код перво­го операнда, затем на счетные коды разрядов подается код второго операнда. По зависимостям (3.3) на каждом триггере формируются одноразрядные суммы и значения переносов между разрядами. Учет возникающих переносов задерживает формирование окончательного результата суммы и может требовать дополнительных тактов сложе­ния. Из-за этого многоразрядные схемы сумматора накапливающего типа используются достаточно редко.

Для построения сумматоров чаще применяют сумматоры комби­национного типа. Логика работы такого сумматора была представ­лена данными табл. 2.2. Обычно у комбинационного сумматора на входе и выходе имеются регистры для хранения и преобразования кодов операндов и результата (рис. 3.17).

Рис. 3.17. Упрощенная схема сумматора ЭВМ

Регистр Рг1 предназначается для хранения кода первого операнда, регистр Рг2 — для хранения кода второго операнда. Сумматор по сиг­налам из устройства управления настраивается на выполнение опре­деленной машинной операции, соответствующей коду операции, нахо­дящемуся в коде команды. Результат выполняемой операции фиксиру­ется в регистре РгЗ. При необходимости этот результат может исполь­зоваться для продолжения вычислений. Для этого предусматривается возможность перезаписи содержимого регистра РгЗ на Рг1 в качестве значения одного из операндов при выполнении очередной операции.