Приоритетные шифраторы

Приоритетные шифраторы имеют более сложную архитектуру и могут быть выполнены по двум структурам:

– схема выделения старшего сигнала и обычный шифратор;

– приоритетный шифратор как единое устройство.

Схема выделения старшего сигнала имеет L входов и столько же выходов и работает по следующему алгоритму следующему алгоритму: из нескольких активных входных сигналов на выход этой схемы передается только один активный сигнал, имеющий наивысший приоритет, а все остальные активные сигналы с меньшим приоритетом передаются на выход как неактивные. Выделенный один активный сигнал далее легко может быть преобразован в двоичный код обычным шифратором.

В качестве примера проведем синтез двухступенчатого шифратора для 8-позиционного кода х₇–х₀ (табл. 8.3). Активные уровни входных сигналов являются – высокие. Выходные коды формируются также с высокими уровнями. По аналогии с ранее рассмотренными примерами запишем выражения выходных кодов:

Y₂ = x₇ Ú x₆ Ú x₅ Ú x₄; Y₁ = x₇ Ú x₆ Ú x₃ Ú x₂; Y₀ = x₇ Ú x₅ Ú x₃ Ú x₁. (8.3)

Эти выражения являются основой для построения второй ступени приоритетного шифратора. На первой ступени необходимо расставить по приоритету восемь входных сигналов х₇–х₀.

Как уже упоминалось, активным уровнем входных сигналов является 1 (высокий), причем старшим сигналом должен быть х₇. Выходным сигналам дадим название наименование f_i. При этом номера выходных сигналов f₇–f₀, расставляемых по приоритету, должны совпадать с номерами входных сигналов х₇–х₀ (табл. 8.4).

В левой части таблицы размещены управляющие сигналы. Следует напомнить, что сигналы могут быть не только одиночными, но и групповыми, т.е. появляться одновременно на нескольких входах (формально это запрещенные комбинации).

В правой части показаны выходные сигналы f₇–f₀. Особенностью этих сигналов является то, что они являются унарными (одиночными). При любых комбинациях входных сигналов на выходе выделяется только один старший сигнал.

Кроме того, для управления работой формирователя выходных кодов f₇–f₀, введем дополнительный входной сигнал EI (Enable Input), позволяющий разрешать (запрещать работу) преобразователя. Работа устройства разрешена при высоком уровне сигнала EI.

Пусть на вход поступил сигнал x₇, обладающий высшим приоритетом. Выходной сигнал, соответствующий данному приоритету будет формироваться согласно выражению

f₇ = EI x₇, (8.4)

поскольку сигналов с более высоким приоритетом нет.

Полагаем, что теперь на вход пришел сигнал x₆. Выходной сигнал соответствующий данной позиции f₆, может формироваться только в том случае, если отсутствует сигнал x₇ , т.е. f₇ = 0. Следовательно, логическое выражение для описания f₆ будет:

f₆ = EI x₆ = EI ( x₆).

Преобразуем полученное выражение по правилу отрицания

f₆ = ( x₆) = EI (( Ú ) x₆) = EI x_6. (8.5)

Судя по таблице 8.5, сигнал f₅ формируется при нулевых уровнях f₇ и f₆:

f₅ = EI x₅ = EI x₅. (8.6)

Проведем логические преобразования полученного выражения:

f₅ = = EI ( Ú ) ( Ú Ú ) x₅ = EI ( Ú x₇Ú ) x₅ = EI x₅.

Далее по аналогии запишем выражения для оставшихся функций:

Логические выражения для f_i имеют вид рекуррентных соотношений:

f₄ = EI x₄; f₃ = EI x₃;f₂ = EI x₂;

f₁ = EI x₁; f₀ = EI x₀. (8.7)

Схемы, реализующие приведенные уравнения, называются дейзи-цепочками и используются для аппаратной обработки сигналов запроса на прерывание.

Рассмотрим построение приоритетного шифратора, у которого приоритетность заложена в функциональной схеме.

Следует отметить, что сигнал с нулевым приоритетом (х₀, f₀) в формировании выходного кода не участвует. Однако при наращивании разрядности шифраторов необходимо иметь информацию, о том, что на входе данного устройства не имеется ни одного входного сигнала, в том числе даже нулевого. В связи с этим в приоритетных шифраторах формируют дополнительный выходной (осведомительный) сигнал , принимающий низкий уровень в отсутствии входных сигналов (рис. 8.6, а):

EО = ,

EО = Ú х₇Ú х₆Ú х₅Ú х₄Ú х₃Ú х₂Ú х₁Ú х₀. (8.8)

Кроме того, необходим ещё один дополнительный выходной сигнал , принимающий низкий уровень при наличии любого сигнала на входе:

GS = EО = . (8.9)

Дадим краткое описание представленной структурной схемы.

Условно структурная схема разделена на три части.

Первая часть – это входные цепи, в которых установлены инверторы (кроме входа х₀), необходимые для формирования сигнала .

Далее идет первая ступень шифратора (I), представляющая собой дейзи-цепочку, обеспечивающую расстановку входных сигналов на выходе в соответствии с объявленным приоритетом, согласно выражениям (8.4–8.9). Преобразователь выполнен на 7-ми логических ячейках И-НЕ (1–7), обеспечивающих формирование унарного (одиночного) сигнала f1–f7, эквивалентного входному сигналу со старшим приоритетом из числа одновременно поступивших на вход х₁–х₇. На выходах дейзи-цепочки также установлены инверторы для обеспечения требуемой фазы управляющих сигналов для шифратора.

Вторая ступень шифратора (II) – это собственно простой 8-разрядный шифратор, функционирующее в соответствии с выражениями (8.3) и выполненное на ЛЭ типа ИЛИ (11-13). Формирователь выходного сигнала , функционирующий в соответствии с выражением (8.8), выполнен на логической ячейке И-НЕ (9), выходной сигнал формируется с помощью ЛЭ ИЛИ-НЕ (10) в соответствии с выражением (8.9).

Теперь рассмотрим построение приоритетного шифратора как единого целого, оставив прежние условия задачи: число входов восемь х₇–х₀, выходной код Y₂–Y₀. В правой части таблице истинности (таб. 8.5), именуемой «Выход», приведены две колонки выходных сигналов EO и GS. Сигнал EO имеет активное значение (низкий уровень) только в отсутствии входных сигналов, что показано в восьмой строке. Сигнал GS напротив активен (низкий уровень), если хотя бы на одном входе присутствует сигнал.

Кроме того в таблице пунктиром обведены единичные значения выходных функций, для которых должны соблюдаться условия приоритетности.

Код старшего разряда Y₂ формируется при поступлении на вход любого из четырёх старших сигналов х₇–х₄. Поэтому его функционирование можно описать следующим логическим выражением:

Y₂ = х₇Ú х₆Ú х₅Ú х₄.

Если учесть, что приоритетные шифраторы на входе имеют входной разрешающий сигнал EI, то последнее выражение может быть записано в следующем виде:

Y₂ = EI х₇Ú EI х₆Ú EI х₅Ú EI х₄. (8.10)

Введём обозначения:

Y₂₄ = EI х₇, Y₂₃ = EI х₆, Y₂₂ = EI х₅, Y₂₁ = EI х₄ и запишем

Y₂ = Y₂₄Ú Y₂₃Ú Y₂₂Ú Y₂₁ = EI х₇Ú EI х₆Ú EI х₅Ú EI х₄. (8.11)

Выходной сигнал Y₁ формируется при наличии следующих входных сигналов х₇, х₆, х₃ и х₂. Здесь безусловным приоритетом обладают сигналы х₇ и х₆, при наличии этих сигналов Y₁ активен (высокий уровень), а при установлении сигналов х₅ и х₄, Y₁ запрещен (см. таб. 8.5). С учётом этих ограничений логические выражения для второго разряда запишется так:

Y₁₄ = EI х₇; Y₁₃ = EI х₆; Y₁₂ = EI х₃; Y₁₁ = EI х₂. (8.12)

Выходной сигнал второго разряда Y₁ является логической суммой полученных выражений:

Y₁ = Y₁₄ Ú Y₁₃ Ú Y₁₂ Ú Y₁₁ = EI х₇Ú EI х₆Ú EI х₃Ú EI х₂. (8.13)

Младший разряд выходного двоичного кода Y₀ формируется с установлением на входе сигнала с нечетным номером. Приоритетом здесь обладает сигнал х₇, ограничения которого отсутствуют:

Y₀₄ = EI х₇. (8.14)

Далее по приоритету идет х₅, но он может формировать выходной сигнал лишь при условии отсутствия сигнала х₆. Логическое выражение для Y₀ запишется как

Y₀₃ = EI х₅. (8.15)

Сигнал х₃ может выдавать выходной сигнал Y₀ только в случае отсутствия на входах сигналов х₆ и х₄:

Y₀₂ = EI х₃. (8.16)

Обладающий самым низким приоритетом сигнал х₁ может функционировать при отсутствии сигналов х₆, х₄ и х₂:

Y₀₁ = EI х₁. (8.17)

Итоговое выражение для младшего разряда Y₀:

Y₀ = Y₀₄Ú Y₀₃Ú Y₀₂ Ú Y₀₁ =

= EI х₇Ú EI х₅Ú EI х₃Ú EI х₁. (8.18)

Сигналы ЕО и GS, позволяющие увеличивать разрядность шифратора, формируются также как в ранее рассмотренном примере (8.8 и 8.9).

На основании поученных логических выражений 8.8– 8.9 и 8.11 –8.18 проведём синтез структурной схемы шифратора, как единого целого. Структура шифратора представлена на рисунке 8.7.

На приведенной схеме (рис. 8.7) во входных цепях устройства установлены инверторы для развязки и обеспечения требуемой фазировки. Оставшуюся часть структурной схемы устройства шифратора условно разделим на четыре функциональные группы.

Первая группа, обеспечивает формирование сигналов и (8.11), предназначенных для расширения разрядности, выполнена на 6-входовой логической ячейки И-НЕ (11) и одной ЛЭ ИЛИ (12).

Y₀ = .

Третья группа собрана на 4-х логических ячейках И (6–9) и выходном ЛЭ ИЛИ-НЕ (10), на выходе которого получаем

Y₁ = .

Последняя, четвертая группа формирует старший разряд выходного кода Y₂. Она содержит 4 двухвходовые логические ячейки И (13–16) и выходной ЛЭ ИЛИ-НЕ (17), на выходе которого имеем

По приведенным уравнениям выпускаются ИС приоритетного шифратора 83: SN74LS148, К555ИВ1.