Функционирование входа SS

При работе SPI ведущим (бит MSTR регистра SPCR установлен) пользователь имеет возможность установить направление работы вывода SS. Если вывод SS сконфигурирован как выход, то вывод является выводом общего назначения и он не активируется системой SPI. Если же вывод SS сконфигурирован как вход, то для обеспечения работы ведущего SPI он должен удерживаться на высоком уровне. Если в режиме ведущего вывод SS является входом и внешней периферийной схемой на него подан низкий уровень, то SPI воспримет его как обращение другого ведущего SPI к себе как к ведомому. Чтобы избежать конфликтной ситуации на шине, система SPI выполняет следующие действия:

1. Бит MSTR в регистре SPCR очищается и SPI-система становится ведомой. Результатом этого является то, что MOSI- и SCK-выводы становятся входами.

2. Устанавливается флаг SPIF регистра SPSR и, если разрешено прерывание SPI, начнется выполнение подпрограммы обработки прерывания.

Таким образом, когда управляемый прерыванием передающий SPI используется в ведущем режиме и существует вероятность подачи на вывод SS управляющего сигнала низкого уровня, прерывание должно всегда проверять, установлен ли еще бит MSTR. Если же бит MSTR был очищен выбором режима ведомого, то он должен быть установлен пользователем.

Если же SPI работает в режиме ведомого, то вывод SS постоянно работает на вход. Если на вывод SS подан низкий уровень, то SPI активируется и MISO, если это определено пользователем, становится выходом. Все остальные выводы являются входами. Если вывод SS удерживается на высоком уровне, то все выводы являются входами, SPI пассивен, что означает, что он не будет получать входящих данных.

Отметим, что SPI-логика будет сброшена при приведении пина SS в высокий уровень. Если пин SS приведен в высокий уровень в течение передачи, SPI останавливает передачу и прием данных немедленно и полученные данные и посланные должны считаться потерянными.

13.6. Регистр управления SPI – SPCR

На рис. 3.12 изображен регистр управления SPI.

$0D(2D)

биты

7 6 5 4 3 2 1 0

Доступ Чт/Зп Чт/Зп Чт/Зп Чт/Зп Чт/Зп Чт/Зп Чт/Зп Чт/Зп

Н. С. 0 0 0 0 0 0 0 0

Рис. 3.12. Регистр управления SPI

Бит 7 – SPIE: – разрешение прерывания SPI.

Установка бита SPIE в состояние 1 означает, что прерывания будут выполняться, если установлен бит SPIF регистра SPSR и разрешено глобальное прерывание.

Бит 6 – SPE: – разрешение SPI.

Установка бита SPE в состояние 1 разрешает SPI-операции. Бит 5 – DORD: – порядок данных.

При установленном в состояние 1 бите DORD передача слова данных начинается с LSB. При очищенном бите DORD первым передается MSB слова данных.

Бит 4 – MSTR: – выбор режима ведущий/ведомый.

При установленном в состояние 1 бите MSTR SPI работает в ведущем режиме и при очищенном бите – в ведомом режиме. Если SS сконфигурирован как вход и на него подан низкий уровень при установленном MSTR, то MSTR будет сброшен и будет установлен бит SPIF в регистре SPSR. Чтобы вновь разрешить ведущий режим SPI, пользователь должен установить MSTR. Бит 3 – CPOL: –полярность тактового сигнала.

SCK в режиме ожидания находится на высоком уровне при установленном в состояние 1 бите CPOL и на низком уровне при сброшенном бите CPOL.

Бит 2 – CPHA : – фаза тактового сигнала.

Биты 1,0 – SPR1, SPR0: – выбор частоты тактового сигнала, биты 1 и 0.

Таблица 3.11

Состояния битов и устанавливаемый коэффициент деления частоты

Эти два бита управляют частотой тактового сигнала прибора, работающего в ведущем режиме. В ведомом режиме состояния битов влияния

не оказывают. Состояния битов и устанавливаемый коэффициент деления частоты показаны в табл. 3.11.